LED電源噪聲測量的挑戰及解決之道

文章來源:恒光電器

發布時間:2013-10-21

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 當今的計算機、PAD、手機、通信系統設備等電子產品，處理速度越來越快，設計，運算能力越來越強，其電源的設計也越來越復雜。進入21世紀后，芯片的制作工藝由0.18um逐步升級到了95nm、65nm、45nm，晶體管的集成度更高、主頻更高、供電電壓更低，這給產品的電路設計與調試帶來了更大的挑戰。在90年代，口碑，芯片的供電通常是5V和3.3V，使用CMOS或TTL電平，而現在，很多數字電路芯片的核心電壓以及IO電平都小于3.3V，以最常用的內存芯片為例，最古老的SDR SDRAM供電電壓為3.3V，DDR SDRAM為2.5V，DDR2為1.8V，DDR3為1.5V，而最新的DDR4的供電電壓為1.2V，其VREF只有0.6V。這些電路的供電電壓越來越小，對電源噪聲的要求也更加嚴格，如何設計低噪聲的電源、并且準確測量其電源噪聲非常關鍵，本文將從電源完整性(Power Integrity，簡稱PI)的角度，簡要分析電源噪聲測試中可能遇到的問題和相應的解決方法。

電源噪聲與PDN

在通信、計算機產品中，不論是CPU、GPU、FPGA、DDR3，照明方案，其芯片內部都有成千上萬的晶體管，芯片內不同功能的電路有不同電源，比如核心電路的電源VCore、輸入輸出緩沖(IO Buffer)的電源、內部時鐘或PLL的電源等等，這些電源都來自于單板的上直流穩壓電源模塊。

下圖1為某芯片的電源分布網絡(Power Distribution Network，簡稱PDN)示意圖，恒光電器,照亮您的生活，芯片的供電環路從穩壓模塊VRM(Voltage Regulator Module)開始，經過PCB上電源地網絡、芯片的ball引腳、芯片封裝的電源地網絡，最后到達ic上的硅片。

當芯片上各種功能電路同時工作時，穩壓電源模塊VRM無法實時響應負載對于電流需求的快速變化，芯片上的電源電壓發生跌落，從而產生電源噪聲，為了保證輸出電壓的穩定，質量，需要在封裝、PCB上使用去耦電容和合理的電源平面與地平面對。從目前電源完整性分析的角度看，LED照明工程，業內普遍認為在PCB上可以處理到幾百兆赫茲PI問題，更高頻率的電源完整性問題需要在芯片和封裝設計時解決。原因在于：

l，在板級PI設計時，需使用容值較小、等效串聯電感(ESL)較小的陶瓷電容來去耦，比如0603封裝的0.1uf、10nf電容，但是電容的PWR/GND布線、過孔帶來的寄生電感會增大電感，使去耦電容的有效工作頻率降低，很難超越幾百MHz;

2，即使板級PI設計能解決GHZ的PI問題，照明方案，電源的電流還需經過芯片焊接到PCB的ball、封裝上的電源/地平面，到達用電的晶體管還有較長的距離，效果不大。PI設計時把高于幾百MHz的去耦放到了芯片和封裝上，口碑，PCB上解決kHz – 幾百MHz的去耦問題。

因此，對于板級的電源噪聲測試，使用帶寬500M以上的示波器足夠了。由于篇幅有限，關于芯片級PI和板級PI設計、去耦電容選擇等，建議查閱電源完整性書籍。

電源噪聲(Power Noise)與電源紋波(Power Ripple)

電源噪聲與紋波是工程師經常遇到且容易混淆的兩個概念，盡管是非常普及的測試項目，但是還沒有國際協會和標準組織定義如何測量DC電源的電源紋波和噪聲。如下圖2所示為直流電源輸出部位測量到的紋波和噪聲示意圖，藍色波形為紋波，紅色波形為噪聲，通常紋波的頻率為開關頻率的基波和諧波，而噪聲的頻率成分高于紋波，是由板上芯片高速I/O的開關切換產生的瞬態電流、供電網絡的寄生電感、電源平面和地平面之間的電磁場輻射等多種因素產生的。近年來，業界已逐漸統一認識，認為在PDN的source端(VRM)測量的是電源輸出的紋波，而在sink端(芯片)測量的是電源噪聲。

對于電源紋波的測量，業界常用示波器限制20M帶寬后，測量的DC電源輸出的波形峰峰值即為電源紋波。建議在以下幾種情況時測量電源紋波(帶寬限定為20MHz)：

1，電源芯片廠商的數據手冊規定時

2，測量AC-DC電源時，比如ATX電源的輸出

3，測量穩壓電源模塊輸出時

4，測量直流參數時，或板上電路工作速率很低時

從PI的角度來看，無論是線性LDO電源、還是開關電源，都只能提供低頻段(kHz-MHz)的穩定電源輸出，電源的高頻部分是依靠PCB、封裝以及芯片內具有快速充電、放電功能的電容來實現的。當板上芯片工作速率在幾十MHz以上時，必須測量電源噪聲，探測點盡量要靠近待測試芯片的電源引腳。